キャリア採用
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（設計技術統括部）デバイス開発用TEG設計エンジニア
東京、北海道、海外 View more2nmプロセス及びそれ以降の世代においけるデバイス開発及びプロセス評価用TEGのLayout等の業務全般。デバイス開発ではトランジスタ特性（電気特性、各種Layout依存性）や抵抗及び容量素子、プロセ...
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（技術開発統括部）CMOSデバイスエンジニア メモリデバイス(SRAM,eFuse)担当
東京、北海道、海外 View more2nmプロセスにおける、メモリー素子(SRAM, eFuse)の開発
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、メモリーデバイスの開発を行う(SRA... -
（技術開発統括部）CMOSデバイスエンジニア ESD・ラッチアップ担当
東京、北海道、海外 View more2nmプロセスにおける、ESD素子の開発またはラッチアップ対策。
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、ESDの開発またはラッチアップ対策を行う... -
（技術開発統括部）CMOSデバイスエンジニア アナログデバイス担当
東京、北海道、海外 View more2nmプロセスにおける、アナログ素子の開発。
デバイス開発を、ロジックトランジスタのベースプロセスの中で、プロセス整合させて、アナログデバイスの開発を行う。 -
（設計技術統括部）システムエンジニア (EDA ツール)
北海道、海外、東京 View more半導体設計向けに提供するEDA・社内オンプレ/クラウドインフラの企画・構築・運用・保守を担当していただきます。EDAの導入、環境構築、保守、ネットワーク、サーバ構築からOSやミドルウエア導入、セキュリ...
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（設計技術統括部）Testsite Coordinator
東京、北海道、海外 View moreプロセス/デバイス開発用テストチップのスケジュール立案の他、プロセス技術チーム、デバイス技術チーム、試作ライン、デザインチームとの調整など、テストチップ策定および実行のあらゆる側面でご活躍頂く事になり...
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（技術開発統括部）パターニング技術 (OPC)
北海道、海外、東京 View moreRET(Resolution Enhancement Technology) 開発者は、基本ルールとパターニング ステップに合わせて照明形状、SMO(Source Mask Optimization)...
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（設計技術統括部）MASKエンジニア
東京、北海道、海外 View moreFill:チップ上でより均一なパターン密度を作成するために使用されるダミー形状の仕様の作成とコーディング、及びFillセル設計を担当します。
Retargeting:下流... -
（設計技術統括部）アナログ IP(PLL)
海外、東京、北海道 View moreChip設計サポートとして、ChipオーナーとIPベンダー間の仕様調整や、IP開発時の仕様取りまとめを担当して頂きます。テストChip設計時におけるIP受け入れ検証、DFTや特性評価に関するアドバイサ...
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（設計技術統括部）高速IF IP
東京、北海道、海外 View moreChip設計サポートとして、ChipオーナーとIPベンダー間の仕様調整や、IP開発時の仕様取りまとめを担当して頂きます。テストChip設計時におけるIP受け入れ検証、DFTや特性評価に関するアドバイサ...
